譯者序
推薦序
前言
緻謝一
緻謝二
[0第0]1章 緒論 1
1.1 ASIC設計流程 1
1.2 FPGA設計流程 4
1.3 ASIC和FPGA設計流程中的時序約束 6
1.4 納米級設計中的時序約束問題 6
1.5 小結 7
[0第0]2章 綜閤的基礎[0知0]識 8
2.1 綜閤的解釋 8
2.2 時序約束在綜閤中的作用 8
2.2.1 [0優0]化 9
2.2.2 輸入重排序 9
2.2.3 輸入緩衝 10
2.2.4 輸齣緩衝 11
2.3 綜閤中麵臨的普遍問題 11
2.3.1 設計劃分 11
2.3.2 更新約束 12
2.3.3 多時鍾設計 12
2.4 小結 12
[0第0]3章 時序分析與約束 14
3.1 靜態時序分析 14
3.2 時序約束在STA中的作用 15
3.2.1 約束作為聲明 16
3.2.2 約束作為斷言 16
3.2.3 約束作為指令 16
3.2.4 約束作為異常 17
3.2.5 約束的角色變化 17
3.3 STA中的常見問題 18
3.3.1 無功能檢查 18
3.3.2 無聲明檢查 18
3.3.3 要求正確 18
3.3.4 約束中的常見錯誤 19
3.3.5 好約束的特徵 20
3.4 延遲計算與STA 21
3.5 時序路徑 21
3.5.1 起點和終點 22
3.5.2 打斷路徑 23
3.5.3 功能路徑與時序路徑 23
3.5.4 時鍾路徑與數據路徑 23
3.6 建立與保持 24
3.6.1 建立分析 24
3.6.2 保持分析 24
3.6.3 其他分析 25
3.7 裕度 25
3.8 片上變化 26
3.9 小結 27
[0第0]4章 通過Tcl擴展SDC 28
4.1 時序約束的曆[0史0] 28
4.2 Tcl基礎[0知0]識 29
4.2.1 Tcl變量 29
4.2.2 Tcl列錶 30
4.2.3 Tcl錶達式與運算符 31
4.2.4 Tcl的控製流語句 31
4.2.5 其他Tcl命令 33
4.3 SDC綜述 33
4.3.1 時序約束 34
4.3.2 麵積與功率約束 34
4.3.3 設計規則約束 34
4.3.4 接口約束 34
4.3.5 特定模式和配置約束 34
4.3.6 設計約束異常 35
4.3.7 其他命令 35
4.4 SDC中的設計查詢 35
4.5 SDC作為標準 36
4.6 小結 36
[0第0]5章 時鍾 37
5.1 時鍾周期和頻率 37
5.2 時鍾沿和占空比 38
5.3 creat_clock 39
5.3.1 定義時鍾周期 39
5.3.2 標識時鍾源 39
5.3.3 命[0名0]時鍾 40
5.3.4 指定占空比 40
5.3.5 同源多時鍾 41
5.3.6 注釋時鍾 42
5.4 虛擬時鍾 42
5.5 其他時鍾特徵 43
5.6 時鍾規格的重要性 43
5.7 小結 44
[0第0]6章 生成時鍾 45
6.1 時鍾分頻器 45
6.2 時鍾乘[0法0]器 46
6.3 時鍾門控 46
6.4 create_generated_clock 47
6.4.1 定義生成時鍾的對象 47
6.4.2 定義生成時鍾的源 48
6.4.3 時鍾命[0名0] 48
6.4.4 設定生成時鍾的特性 48
6.4.5 時鍾沿位移 51
6.4.6 多個同源時鍾 52
6.4.7 使能組閤電路路徑 53
6.5 生成時鍾相關的注意事項 54
6.6 小結 54
[0第0]7章 時鍾組 55
7.1 建立和保持時序檢查 55
7.1.1 高速至低速時鍾 56
7.1.2 低速至高速時鍾 57
7.1.3 多個時鍾於不同周期內同步 57
7.1.4 異步時鍾 58
7.2 邏輯和物理[0獨0]立時鍾 58
7.3 串擾 59
7.4 set_clock_group 60
7.5 時鍾組相關的注意事項 62
7.6 小結 62
[0第0]8章 其他時鍾特性 63
8.1 過渡時間 63
8.2 set_clock_transition 64
8.3 偏斜和抖動 65
8.4 set_clock_uncertainty 65
8.4.1 內部時鍾不確定度 66
8.4.2 交互時鍾不確定度 66
8.5 時鍾延遲 67
8.6 set_clock_latency 68
8.7 時鍾路徑的單邊性 70
8.8 set_clock_sense 71
8.9 理想網絡 72
8.10 小結 73
[0第0]9章 端口延遲 74
9.1 輸入有效 74
9.1.1 小和[0大0]有效時間 75
9.1.2 多時鍾 75
9.1.3 理解輸入信號的到達時間 76
9.2 輸齣要求 77
9.2.1 小和[0大0]要求時間 78
9.2.2 多個參考事件 78
9.2.3 理解輸齣要求時間 79
9.3 set_input_delay 79
9.3.1 時鍾規格 79
9.3.2 -level_sensitive 80
9.3.3 rise/f[0all0] 限定符 80
9.3.4 min/max限定符 81
9.3.5 -add_delay 81
9.3.6 時鍾延遲 82
9.3.7 完成輸入延遲約束 83
9.4 set_output_delay 83
9.4.1 時鍾規格 83
9.4.2 -level_sensitive 83
9.4.3 rise/f[0all0]限定符 84
9.4.4 min/max限定符 84
9.4.5 -add_delay 84
9.4.6 時鍾延遲 84
9.4.7 完成輸齣延遲約束 84
9.5 輸入延遲和輸齣延遲之間的關係 84
9.6 時序分析實例 85
9.6.1 輸入延遲：[0大0]輸入延遲 86
9.6.2 輸入延遲：小輸入延遲 87
9.6.3 輸齣延遲：[0大0]輸齣延遲 87
9.6.4 輸齣延遲：小輸齣延遲 88
9.7 負延遲 89
9.8 小結 90
[0第0]10章 完整的端口約束 91
10.1 驅動能力 91
10.2 驅動單元 93
10.3 輸入過渡 97
10.4 扇齣數 98
10.5 扇齣負載 98
10.6 負載 99
10.6.1 淨電容 99
10.6.2 調整引腳負載 99
10.6.3 負載類型 100
10.6.4 負載和扇齣負載 100
10.6.5 輸入負載 101
10.7 小結 101
[0第0]11章 虛假路徑 102
11.1 簡介 102
11.2 set_false_path 102
11.3 路徑規格 103
11.4 過渡過程規格 105
11.5 建立/保持規格 107
11.6 虛假路徑的類型 107
11.6.1 組閤電路的虛假路徑 108
11.6.2 時序電路的虛假路徑 108
11.6.3 動態激活的虛假路徑 108
11.6.4 時序的虛假路徑 109
11.6.5 基於總綫協議的虛假路徑 110
11.6.6 虛擬時鍾和真實時鍾之間的虛假路徑 110
11.7 set_disable_timing 112
11.8 虛假路徑的問題 112
11.9 小結 113
[0第0]12章 多周期路徑 114
12.1 多周期路徑的SDC命令 114
12.2 路徑和過渡過程規格 115
12.3 建立/保持規格 115
12.4 位移量 116
12.5 多周期規格實例 119
12.5.1 基於FSM的數據傳輸 119
12.5.2 源同步接口 119
12.5.3 復位 121
12.5.4 異步時鍾 121
12.5.5 [0大0]數據路徑宏 122
12.5.6 多模式 122
12.6 小結 122
[0第0]13章 組閤電路路徑 123
13.1 set_max_delay 123
13.2 set_min_delay 124
13.3 輸入/輸齣延時 124
13.3.1 用無關時鍾約束 124
13.3.2 用虛擬時鍾約束 125
13.3.3 用相關時鍾約束 125
13.4 小/[0大0]延遲與輸入/輸齣延遲的對比 126
13.5 直通 127
13.6 點到點異常 129
13.7 路徑阻斷 130
13.8 小結 131
[0第0]14章 模式分析 132
14.1 使用模式 132
14.2 多模式 132
14.3 單模式與閤並模式的對比 133
14.4 設置模式 134
14.5 其他約束 136
14.6 模式分析挑戰 136
14.6.1 時序終止迭代 136
14.6.2 時序路徑丟失 137
14.7 衝突模式 137
14.8 模式[0名0]稱 138
14.9 小結 139
[0第0]15章 約束管理 140
15.1 自[0頂0]嚮下的方[0法0] 140
15.2 自底嚮上的方[0法0] 140
15.3 自[0頂0]嚮下和自底嚮上相結閤的設計方[0法0] 143
15.4 多模式閤並 145
15.4.1 選擇悲觀時鍾 147
15.4.2 時鍾互斥 147
15.4.3 部分專用時鍾 148
15.4.4 閤並功能和測試模式 149
15.4.5 閤並同一時鍾的I / O延遲 150
15.4.6 使用不同的時鍾閤並I / O延遲 151
15.5 管理約束的挑戰 151
15.6 小結 153
[0第0]16章 其他SDC命令 154
16.1 工作條件 154
16.1.1 多分析條件 155
16.1.2 set_operating_conditions 156
16.1.3 降額 157
16.2 單位 158
16.3 層次分離器 158
16.3.1 set_hierarchy_separator 159
16.3.2 -hsc 159
16.4 設計範圍 160
16.5 導綫載荷模型 161
16.5.1 導綫載荷小尺寸 162
16.5.2 導綫載荷模式 162
16.5.3 導綫載荷選擇組 163
16.6 麵積約束 163
16.7 功率約束 164
16.7.1 電壓島 164
16.7.2 電平移位器 165
16.7.3 功率目標 165
16.8 小結 166
[0第0]17章 XDC：Xilinx對SDC的擴展 167
17.1 時鍾 167
17.1.1 主時鍾和虛擬時鍾 167
17.1.2 生成時鍾 168
17.1.3 查詢時鍾 169
17.1.4 時鍾組 170
17.1.5 傳播時鍾和延遲 171
17.1.6 時鍾不確定度 172
17.2 時序異常 173
17.3 布局約束 173
17.4 在Xilinx Tcl Shell中集成SDC 174
17.5 小結 174
參考文獻 175
· · · · · · (收起)