基於VHDL的CPLD/FPGA開發與應用 pdf epub mobi txt 電子書 下載 2024

第1章 概述 1.1 EDA技術的發展概況 1.2 EDA技術的基本內容 1.3 可編程邏輯器件 1.4 軟件開發工具 1.5 硬件描述語言概述 1.6 基於EDA軟件的CPLD/FPGA設計流程 1.7 IP核第2章 可編程邏輯器件 2.1 概述 2.2 簡單可編程器件 2.2.1 PLD的基本結構 2.2.2 PLD的錶示方法 2.2.3 PROM 2.2.4 PLA 2.2.5 PAL 2.2.6 GAL 2.3 CPLD 2.3.1 CPLD的基本結構與工作原理 2.3.2 常用的CPLD器件 2.4 FPGA 2.4.1 查找錶 2.4.2 FPGA的基本結構和工作原理 2.4.3 常用的FPGA器件 2.5 CPLD與FPGA的比較第3章 硬件描述語言VHDL的基本框架介紹 3.1 概述 3.1.1 硬件描述語言的簡介 3.1.2 VHDL與高級語言的聯係與區彆 3.2 VHDL的基本結構 3.2.1 實體說明 3.2.2 結構體(構造體) 3.2.3 庫、程序包及配置 3.3 VHDL語言要素 3.3.1 數據對象 3.3.2 數據類型 3.3.3 基本運算符 3.3.4 屬性 3.4 VHDL語言的結構體描述方式 3.4.1 行為描述方式 3.4.2 數據流描述方式 3.4.3 結構化描述方式第4章 VI-IDL典型語句 4.1 VHDL順序語句 4.1.1 賦值語句 4.1.2 條件控製語句 4.1.3 循環語句 4.1.4 其他順序語句 4.2 VHDL並行語句 4.2.1 進程語句 4.2.2 並行信號賦值語句 4.2.3 元件說明與元件例化語句 4.2.4 生成語句 4.2.5 塊語句 4.3 子程序 4.3.1 函數 4.3.2 過程 4.4 程序包、配置 4.4.1 程序包 4.4.2 配置第5章 常用數字邏輯電路與VI-IDL描述方法 5.1 組閤邏輯電路的設計 5.1.1 加法器 5.1.2 編碼器、譯碼器 5.1.3 多路選擇器、多路分配器 5.1.4 三態門及數據緩衝器 5.2 時序邏輯電路 5.2.1 時鍾信號與進程 5.2.2 觸發器的描述與置位、復位方式 5.2.3 寄存器 5.2.4 計數器 5.3 有限狀態機的設計 5.3.1 狀態轉換圖與有限狀態機 5.3.2 Moore型的有限狀態機設計 5.3.3 Mealy型的有限狀態機設計 5.4 存儲器的設計 5.4.1 隻讀存儲器 5.4.2 隨機存儲器 5.4.3 FIFO(先進先齣堆棧) 5.5 仿真方法 5.5.1 測試平颱的概念 5.5.2 測試平颱的編寫 5.6 毛刺及其消除 5.6.1 毛刺及其産生的原因 5.6.2 毛刺的消除 5.7 CAN總綫控製器 5.7.1 CAN總綫協議 5.7.2 CAN通信控製器的基本框架 5.7.3 CAN通信控製器的具體實現第6章 可編程器件的開發環境 6.1 QuartusⅡ使用入門 6.1.1 QuartusⅡ軟件的用戶界麵 6.1.2 QuartusⅡ軟件的開發流程 6.2 XilinxISE使用入門 6.2.1 XilinxISE軟件的用戶界麵 6.2.2 XilinxISE軟件的開發流程第7章 SOPC設計入門 7.1 SOPC的基本概念 7.1.1 SOPC及其技術 7.1.2 NiosⅡ軟核SOPC係統及組件 7.2 SOPC的硬件開發環境及硬件開發 7.2.1 SOPCBuilder簡介 7.2.2 SOPC的硬件開發 7.3 SOPC的軟件開發環境及軟件開發 7.3.1 NiosⅡIDE軟件開發環境 7.3.2 NiosⅡ外設及其編程實例 7.4 自定義外設的開發 7.4.1 自定義外設的VHDL描述 7.4.2 封裝為SOPCBuilder組件 7.4.3 在Nios係統中添加組件 7.4.4 自定義外設的應用第8章 數據采集中的控製器設計 8.1 數據采集的基礎知識 8.1.1 采集速度與電路結構的關係 8.1.2 A/D分辨率和數據輸齣格式 8.1.3 信號采樣周期 8.1.4 信號處理方式 8.1.5 多通道數據采集 8.1.6 觸發方式 8.1.7 負延遲觸發 8.1.8 常見的數據采集係統的組織結構 8.2 典型數據采集係統中的控製電路設計 8.2.1 低速多路數據采集係統中控製電路設計 8.2.2 帶FIFO緩衝存儲的多通道數據采集控製電路設計 8.2.3 流式信號實時處理算法的寄存器組與A/D轉換控製電路設計 8.2.4 存儲式數據采集係統中負延遲觸發的控製電路設計參考文獻
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